STPエンジン（IPコア）

STP*エンジンはソフトウエアの柔軟さとハードウエアの高速性を兼ね備えたリコンフィギュラブルプロセッサ(DRP: Dynamically Reconfigurable Processor)コアです。処理を定義するファームウエアの書き換えが瞬間に行えますので、ほぼ無限の機能をシステム内に搭載することが可能です。
ASIC向けには、現在40nmプロセスに対応しています。

STP* ： Stream Transpose^®

高性能を追求したＳＴＰエンジンの構造

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ＳＴＰエンジンは
プログラマブル演算器アレイ(DRP) ＋ＤＭＡコントローラ
構造を採用しています。

データ転送（ＤＭＡ）を処理（プログラマブル演算器アレイ）から分けて専用化しています。これにより性能および面積効率の向上を図りＣＰＵ負荷を軽減、システム全体の性能向上を実現します。

プログラマブル演算器アレイは、演算器やメモリで構成されており、８ビット演算器（ＡＬＵ）アレイの周囲をメモリや乗算器が取り囲む構成になっています。ＳＴＰエンジンでは、多くの演算器とメモリを用いて処理を並列に実行することで、より高い性能を実現します。

効率的なデータ転送

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機能を強化したＤＭＡにより、メモリ間のデータ転送を効率的に実行します。ＤＭＡとプログラマブル演算器アレイを同時に動かすことで、データの転送オーバーヘッドを削減しています。

ＳＴＰエンジンの検証モデルは設計ツールに組み込まれています。ＤＭＡに対するアクセス命令発行と、プログラマブル演算器アレイで実行するアルゴリズムは、同一のＣプログラムとして記述することができ、最適化しやすい仕組みになっています。

また、ＳＴＰエンジンとＣＰＵとの機能分担はソフトウエアで変更が可能なため、要求仕様に合わせたフレキシブルなシステムを構築できます。

DRPのハードウエア切替え能力

STPエンジンは２種類のハードウェア切り替えを行います。

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1. ダイナミック・リコンフィギュレーション

STPエンジン内に最大64個(ASIC向け40nm IPコアの場合。XBridgeでは32個)のデータパス(DP)情報を格納。限定的なプログラマブル演算器アレイ領域に実装する回路を、動的に再構成、時分割で切り替えることで、実効的なロジック領域を拡張するものです。
0クロック (1ns以下)でDPを切り替えて処理を実行します。

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2. ダイナミック・ローディング

実行中に、外部メモリから別のファームウエアを追加で読み込み、全く異なる機能に対応したハードウエアに変更。チップに載りきらない巨大なアプリを時分割で実行します。
切り替え時間は数百μs程度(40nmコア)。

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ダイナミック・リコンフィギュレーションについて