RX ファミリ

アーキテクチャを融合し新アーキテクチャを実現するにあたっては、OA・民生・産業・自動車の各種アプリケーションソフトによるベンチマークテストを行い、コード効率とパフォーマンス向上の最適解を見出し、RXに適用しました。

具体的には、まずレジスタの強化では、32ビット汎用レジスタの本数をオーバヘッドと性能をバランスさせた16本としました。

図2-2　レジスタ本数の最適化

・演算系、制御系アプリ共に汎用レジスタ採用が性能的に有利
・8本ではレジスタの待避復帰処理頻出によりパフォーマンス低下しコードサイズ増加
・レジスタ本数が増えると共にハードウェア量および命令コード内の指定ビット数が増加

基本命令とアドレッシングモードについては、高頻出の命令/アドレッシングモードを抽出して短縮フォーマットへ割付して命令数とコードサイズの削減を実現しました。また、アドレッシングモードを強化し、テーブル操作の効率化を図りました。

図2-3　命令セットのコード割付見直し

・バイト単位の可変長命令を採用し、高頻出命令を短い命令コードに割付を実施。
・高頻出命令は、実アプリケーションソフトから抽出
・アドレッシングモードの追加、３オペランドフォーマットの採用による命令の削減
・各種アプリケーションソフトでベンチマークテストを実施し、既存品に対し、
30%のプログラムサイズの削減が可能。

これらベンチマークテストを基とした基本性能の向上に加え、各アーキテクチャに様々な工夫を加えています。

レジスタについてはバンクレジスタではなく、効率の良い高速割り込み処理用レジスタ割付方式を採用することでレジスタ全てを表レジスタとして使用でき、割り込み処理を高速化すると同時にユーザの自由度が高く最適な割付が可能なレジスタを実現しています。

図2-4　レジスタ割付けによる割り込みの高速化

・増強した汎用レジスタを割り込み専用に割り付けること^*で高速化が可能

パイプライン構成では、ハーバードアーキテクチャにより命令フェッチとデータアクセスの並列実行を可能にし、5段パイプライン構成を有効に活用すると同時に、Out-of-Order Completionを採用してパイプラインにウエイトが入っても依存関係のない後続命令を実行可能とするなど、更なる高速処理を可能にしました。

図2-5 パイプラインの処理のステージ構成

・5段パイプライン構成とし、200MHzまでの高速化に対応。

・各種アプリケーションソフトでベンチマークテストを実施し、既存製品に対して2倍以上の処理性能、
30％のコード効率向上を実現。

図2-6　Out-of-Order Completion

・Out-of-Order Completionにより、命令の実行を効率的・高速に実行します。

図2-7　RXのベンチマーク結果

また、１サイクル実行可能な乗算命令、ハードウェア除算、２タイプの積和演算命令（メモリ間、レジスタ間）、単精度浮動小数点命令、メモリプロテクション（オプション）なども用意し、アプリケーション毎、ユーザ毎に異なる要求性能を満たすアーキテクチャになっています。
さらに搭載するフラッシュメモリでは100MHzノーウエイトでの命令読み出しを実現しています。高密度/高速化に有効なMONOS^※構造のフラッシュメモリを採用し、さらにロジック電圧駆動で低消費電力も実現しています。これは90nm技術・Flash技術というルネサスの強みを最大限に発揮するものです。

これら様々な工夫により、従来製品をはるかに凌ぐ1.65MIPS/MHｚの性能を実現します。アプリケーションの進化、ユーザーニーズに応える製品開発を実施し、展開及びサポートします。

RXの開発背景　-組み込み機器のニーズから生まれたRX-

RXの特長　-従来製品をはるかに凌ぐ性能の実現-

既存製品との継承性とMCU開発プラットフォームによる製品展開の強化

RXファミリの製品展開

RXファミリの開発環境